sys/src/9/omap/mem.h

   1 /*
   2  * Memory and machine-specific definitions.  Used in C and assembler.
   3  */
   4 #define KiB             1024u                   /* Kibi 0x0000000000000400 */
   5 #define MiB             1048576u                /* Mebi 0x0000000000100000 */
   6 #define GiB             1073741824u             /* Gibi 000000000040000000 */
   7
   8 #define MIN(a, b)       ((a) < (b)? (a): (b))
   9 #define MAX(a, b)       ((a) > (b)? (a): (b))
  10
  11 /*
  12  * Not sure where these macros should go.
  13  * This probably isn't right but will do for now.
  14  * The macro names are problematic too.
  15  */
  16 /*
  17  * In B(o), 'o' is the bit offset in the register.
  18  * For multi-bit fields use F(v, o, w) where 'v' is the value
  19  * of the bit-field of width 'w' with LSb at bit offset 'o'.
  20  */
  21 #define B(o)            (1<<(o))
  22 #define F(v, o, w)      (((v) & ((1<<(w))-1))<<(o))
  23
  24 #define FCLR(d, o, w)   ((d) & ~(((1<<(w))-1)<<(o)))
  25 #define FEXT(d, o, w)   (((d)>>(o)) & ((1<<(w))-1))
  26 #define FINS(d, o, w, v) (FCLR((d), (o), (w))|F((v), (o), (w)))
  27 #define FSET(d, o, w)   ((d)|(((1<<(w))-1)<<(o)))
  28
  29 #define FMASK(o, w)     (((1<<(w))-1)<<(o))
  30
  31 /*
  32  * Sizes
  33  */
  34 #define BY2PG           (4*KiB)                 /* bytes per page */
  35 #define PGSHIFT         12                      /* log(BY2PG) */
  36 #define PGROUND(s)      ROUND(s, BY2PG)
  37 #define ROUND(s, sz)    (((s)+(sz-1))&~(sz-1))
  38
  39 #define MAXMACH         1                       /* max # cpus system can run */
  40 #define MACHSIZE        BY2PG
  41
  42 #define KSTACK          (16*KiB)                        /* was 8K */
  43 #define STACKALIGN(sp)  ((sp) & ~3)             /* bug: assure with alloc */
  44
  45 /*
  46  * Address spaces.
  47  * KTZERO is used by kprof and dumpstack (if any).
  48  *
  49  * KZERO (0xc0000000) is mapped to physical 0x80000000 (start of dram).
  50  * u-boot claims to occupy the first 3 MB of dram, but we're willing to
  51  * step on it once we're loaded.  Expect plan9.ini in the first 64K past 3MB.
  52  *
  53  * L2 PTEs are stored in 1K before Mach (11K to 12K above KZERO).
  54  * cpu0's Mach struct is at L1 - MACHSIZE(4K) to L1 (12K to 16K above KZERO).
  55  * L1 PTEs are stored from L1 to L1+32K (16K to 48K above KZERO).
  56  * KTZERO may be anywhere after that (but probably shouldn't collide with
  57  * u-boot).
  58  * This should leave over 8K from KZERO to L2 PTEs.
  59  */
  60 #define KSEG0           0xC0000000              /* kernel segment */
  61 /* mask to check segment; good for 512MB dram */
  62 #define KSEGM           0xE0000000
  63 #define KZERO           KSEG0                   /* kernel address space */
  64 #define L1              (KZERO+16*KiB)          /* tt ptes: 16KiB aligned */
  65 #define CONFADDR        (KZERO+0x300000)        /* unparsed plan9.ini */
  66 /* KTZERO must match loadaddr in mkfile */
  67 #define KTZERO          (KZERO+0x310000)        /* kernel text start */
  68
  69 #define UZERO           0                       /* user segment */
  70 #define UTZERO          (UZERO+BY2PG)           /* user text start */
  71
  72 /* moved USTKTOP down to 512MB to keep MMIO space out of user space. */
  73 #define USTKTOP         0x20000000              /* user segment end +1 */
  74 #define USTKSIZE        (8*1024*1024)           /* user stack size */
  75
  76 /* address at which to copy and execute rebootcode */
  77 #define REBOOTADDR      KADDR(0x100)
  78
  79 /*
  80  * Legacy...
  81  */
  82 #define BLOCKALIGN      32                      /* only used in allocb.c */
  83
  84 /*
  85  * Sizes
  86  */
  87 #define BI2BY           8                       /* bits per byte */
  88 #define BY2SE           4
  89 #define BY2WD           4
  90 #define BY2V            8                       /* only used in xalloc.c */
  91
  92 #define CACHELINESZ     64                      /* bytes per cache line */
  93 #define PTEMAPMEM       (1024*1024)
  94 #define PTEPERTAB       (PTEMAPMEM/BY2PG)
  95 #define SEGMAPSIZE      1984                    /* magic 16*124 */
  96 #define SSEGMAPSIZE     16                      /* magic */
  97 #define PPN(x)          ((x)&~(BY2PG-1))        /* pure page number? */
  98
  99 /*
 100  * These bits are completely artificial.
 101  * With a little work these move to port.
 102  */
 103 #define PTEVALID        (1<<0)
 104 #define PTERONLY        0
 105 #define PTEWRITE        (1<<1)
 106 #define PTECACHED       0
 107 #define PTEUNCACHED     (1<<2)
 108
 109 /*
 110  * Physical machine information from here on.
 111  */
 112
 113 /* gpmc-controlled address space 0—1G */
 114 #define PHYSNAND        1               /* cs0 is onenand flash */
 115 #define PHYSETHER       0x2c000000
 116
 117 #define PHYSIO          0x48000000      /* L4 ctl */
 118
 119 #define PHYSSCM         0x48002000      /* system control module */
 120
 121 /* core control pad cfg         0x48002030—0x480021e4, */
 122 /* core control d2d pad cfg     0x480021e4—0x48002264 */
 123 #define PHYSSCMPCONF    0x48002270      /* general device config */
 124 #define PHYSOMAPSTS     0x4800244c      /* standalone short: has l2 size */
 125 /* core control pad cfg (2)     0x480025d8—0x480025fc */
 126 #define PHYSSWBOOTCFG   0x48002910      /* sw booting config */
 127 /* wakeup control pad cfg       0x48002a00—0x48002a54 */
 128
 129 #define PHYSSCMMPU      0x48004900      /* actually CPU */
 130 #define PHYSSCMCORE     0x48004a00
 131 #define PHYSSCMWKUP     0x48004c00
 132 #define PHYSSCMPLL      0x48004d00      /* clock ctl for dpll[3-5] */
 133 #define PHYSSCMDSS      0x48004e00
 134 #define PHYSSCMPER      0x48005000
 135 #define PHYSSCMUSB      0x48005400
 136
 137 #define PHYSL4CORE      0x48040100      /* l4 ap */
 138 #define PHYSDSS         0x48050000      /* start of dss registers */
 139 #define PHYSDISPC       0x48050400
 140 #define PHYSGFX         0x48050480      /* part of dispc */
 141
 142 #define PHYSSDMA        0x48056000      /* system dma */
 143 #define PHYSDMA         0x48060000
 144
 145 #define PHYSUSBTLL      0x48062000      /* usb: transceiver-less link */
 146 #define PHYSUHH         0x48064000      /* usb: `high-speed usb host' ctlr or subsys */
 147 #define PHYSOHCI        0x48064400      /* usb 1.0: slow */
 148 #define PHYSEHCI        0x48064800      /* usb 2.0: medium */
 149 #define PHYSUART0       0x4806a000
 150 #define PHYSUART1       0x4806c000
 151 #define PHYSMMCHS1      0x4809c000      /* mmc/sdio */
 152 #define PHYSUSBOTG      0x480ab000      /* on-the-go usb */
 153 #define PHYSMMCHS3      0x480ad000
 154 #define PHYSMMCHS2      0x480b4000
 155
 156 #define PHYSINTC        0x48200000      /* interrupt controller */
 157
 158 #define PHYSPRMIVA2     0x48206000      /* prm iva2 regs */
 159 /* 48306d40 sys_clkin_sel */
 160 #define PHYSPRMGLBL     0x48307200      /* prm global regs */
 161 #define PHYSPRMWKUSB    0x48307400
 162
 163 #define PHYSCNTRL       0x4830a200      /* SoC id, etc. */
 164 #define PHYSWDT1        0x4830c000      /* wdt1, not on GP omaps */
 165
 166 #define PHYSGPIO1       0x48310000      /* contains dss gpio */
 167
 168 #define PHYSWDOG        0x48314000      /* watchdog timer, wdt2 */
 169 #define PHYSWDT2        0x48314000      /* watchdog timer, wdt2 */
 170 #define PHYSTIMER1      0x48318000
 171
 172 #define PHYSL4WKUP      0x48328100      /* l4 wkup */
 173 #define PHYSL4PER       0x49000100      /* l4 per */
 174
 175 #define PHYSCONS        0x49020000      /* uart console (third one) */
 176
 177 #define PHYSWDT3        0x49030000      /* wdt3 */
 178 #define PHYSTIMER2      0x49032000
 179 #define PHYSTIMER3      0x49034000
 180 #define PHYSGPIO5       0x49056000
 181 #define PHYSGPIO6       0x49058000      /* contains igep ether gpio */
 182
 183 #define PHYSIOEND       0x49100000      /* end of PHYSIO identity map */
 184
 185 #define PHYSL4EMU       0x54006100      /* l4 emu */
 186 #define PHYSL4PROT      0x54728000      /* l4 protection regs */
 187
 188 #define PHYSL3          0x68000000      /* l3 interconnect control */
 189 #define PHYSL3GPMCCFG   0x68002000      /* l3 gpmc target port agent cfg */
 190 #define PHYSL3USB       0x68004000      /* l3 regs for usb */
 191 #define PHYSL3USBOTG    0x68004400      /* l3 regs for usb otg */
 192 /* (target port) protection registers */
 193 #define PHYSL3PMRT      0x68010000      /* l3 PM register target prot. */
 194 #define PHYSL3GPMCPM    0x68012400      /* l3 gpmc target port protection */
 195 #define PHYSL3OCTRAM    0x68012800      /* l3 ocm ram */
 196 #define PHYSL3OCTROM    0x68012c00      /* l3 ocm rom */
 197 #define PHYSL3MAD2D     0x68013000      /* l3 die-to-die */
 198 #define PHYSL3IVA       0x68014000      /* l3 die-to-die */
 199
 200 #define PHYSSMS         0x6c000000      /* cfg regs: sms addr space 2 */
 201 #define PHYSDRC         0x6d000000      /* sdram ctlr, addr space 3 */
 202 #define PHYSGPMC        0x6e000000      /* flash, non-dram memory ctlr */
 203
 204 #define PHYSDRAM        0x80000000
 205
 206 #define VIRTNAND        0x20000000      /* fixed by u-boot */
 207 #define VIRTIO          PHYSIO