sys/src/9/omap/arm.h

   1 /*
   2  * arm-specific definitions for cortex-a8
   3  * these are used in C and assembler
   4  *
   5  * `cortex' refers specifically to the cortex-a8.
   6  */
   7
   8 /*
   9  * Program Status Registers
  10  */
  11 #define PsrMusr         0x00000010              /* mode */
  12 #define PsrMfiq         0x00000011
  13 #define PsrMirq         0x00000012
  14 #define PsrMsvc         0x00000013      /* `protected mode for OS' */
  15 #define PsrMmon         0x00000016      /* `secure monitor' (trustzone hyper) */
  16 #define PsrMabt         0x00000017
  17 #define PsrMund         0x0000001B
  18 #define PsrMsys         0x0000001F      /* `privileged user mode for OS' (trustzone) */
  19 #define PsrMask         0x0000001F
  20
  21 #define PsrDfiq         0x00000040              /* disable FIQ interrupts */
  22 #define PsrDirq         0x00000080              /* disable IRQ interrupts */
  23
  24 #define PsrV            0x10000000              /* overflow */
  25 #define PsrC            0x20000000              /* carry/borrow/extend */
  26 #define PsrZ            0x40000000              /* zero */
  27 #define PsrN            0x80000000              /* negative/less than */
  28
  29 /*
  30  * Coprocessors
  31  */
  32 #define CpFP            10                      /* float FP, VFP cfg. */
  33 #define CpDFP           11                      /* double FP */
  34 #define CpSC            15                      /* System Control */
  35
  36 /*
  37  * Primary (CRn) CpSC registers.
  38  */
  39 #define CpID            0                       /* ID and cache type */
  40 #define CpCONTROL       1                       /* miscellaneous control */
  41 #define CpTTB           2                       /* Translation Table Base(s) */
  42 #define CpDAC           3                       /* Domain Access Control */
  43 #define CpFSR           5                       /* Fault Status */
  44 #define CpFAR           6                       /* Fault Address */
  45 #define CpCACHE         7                       /* cache/write buffer control */
  46 #define CpTLB           8                       /* TLB control */
  47 #define CpCLD           9                       /* L2 Cache Lockdown, op1==1 */
  48 #define CpTLD           10                      /* TLB Lockdown, with op2 */
  49 #define CpVECS          12                      /* vector bases, op1==0, Crm==0, op2s (cortex) */
  50 #define CpPID           13                      /* Process ID */
  51 #define CpDTLB          15                      /* TLB, L1 cache stuff (cortex) */
  52
  53 /*
  54  * CpTTB op1==0, Crm==0 opcode2 values.
  55  */
  56 #define CpTTB0          0
  57 #define CpTTB1          1                       /* cortex */
  58 #define CpTTBctl        2                       /* cortex */
  59
  60 /*
  61  * CpID Secondary (CRm) registers.
  62  */
  63 #define CpIDidct        0
  64
  65 /*
  66  * CpID op1==0 opcode2 fields.
  67  * the cortex has more op1 codes for cache size, etc.
  68  */
  69 #define CpIDid          0                       /* main ID */
  70 #define CpIDct          1                       /* cache type */
  71 #define CpIDtlb         3                       /* tlb type (cortex) */
  72 #define CpIDmpid        5                       /* multiprocessor id (cortex) */
  73
  74 /* CpIDid op1 values */
  75 #define CpIDcsize       1                       /* cache size (cortex) */
  76 #define CpIDcssel       2                       /* cache size select (cortex) */
  77
  78 /*
  79  * CpCONTROL op2 codes, op1==0, Crm==0.
  80  */
  81 #define CpMainctl       0
  82 #define CpAuxctl        1
  83 #define CpCPaccess      2
  84
  85 /*
  86  * CpCONTROL: op1==0, CRm==0, op2==CpMainctl.
  87  * main control register.
  88  * cortex/armv7 has more ops and CRm values.
  89  */
  90 #define CpCmmu          0x00000001      /* M: MMU enable */
  91 #define CpCalign        0x00000002      /* A: alignment fault enable */
  92 #define CpCdcache       0x00000004      /* C: data cache on */
  93 #define CpCsbo (3<<22|1<<18|1<<16|017<<3)       /* must be 1 (armv7) */
  94 #define CpCsbz (CpCtre|1<<26|CpCve|1<<15|7<<7)  /* must be 0 (armv7) */
  95 #define CpCsw           (1<<10)         /* SW: SWP(B) enable (deprecated in v7) */
  96 #define CpCpredict      0x00000800      /* Z: branch prediction (armv7) */
  97 #define CpCicache       0x00001000      /* I: instruction cache on */
  98 #define CpChv           0x00002000      /* V: high vectors */
  99 #define CpCrr           (1<<14) /* RR: round robin vs random cache replacement */
 100 #define CpCha           (1<<17)         /* HA: hw access flag enable */
 101 #define CpCdz           (1<<19)         /* DZ: divide by zero fault enable */
 102 #define CpCfi           (1<<21)         /* FI: fast intrs */
 103 #define CpCve           (1<<24)         /* VE: intr vectors enable */
 104 #define CpCee           (1<<25)         /* EE: exception endianness */
 105 #define CpCnmfi         (1<<27)         /* NMFI: non-maskable fast intrs. */
 106 #define CpCtre          (1<<28)         /* TRE: TEX remap enable */
 107 #define CpCafe          (1<<29)         /* AFE: access flag (ttb) enable */
 108
 109 /*
 110  * CpCONTROL: op1==0, CRm==0, op2==CpAuxctl.
 111  * Auxiliary control register on cortex at least.
 112  */
 113 #define CpACcachenopipe         (1<<20) /* don't pipeline cache maint. */
 114 #define CpACcp15serial          (1<<18) /* serialise CP1[45] ops. */
 115 #define CpACcp15waitidle        (1<<17) /* CP1[45] wait-on-idle */
 116 #define CpACcp15pipeflush       (1<<16) /* CP1[45] flush pipeline */
 117 #define CpACneonissue1          (1<<12) /* neon single issue */
 118 #define CpACldstissue1          (1<<11) /* force single issue ld, st */
 119 #define CpACissue1              (1<<10) /* force single issue */
 120 #define CpACnobsm               (1<<7)  /* no branch size mispredicts */
 121 #define CpACibe                 (1<<6)  /* cp15 invalidate & btb enable */
 122 #define CpACl1neon              (1<<5)  /* cache neon (FP) data in L1 cache */
 123 #define CpACasa                 (1<<4)  /* enable speculative accesses */
 124 #define CpACl1pe                (1<<3)  /* l1 cache parity enable */
 125 #define CpACl2en                (1<<1)  /* l2 cache enable; default 1 */
 126 /*
 127  * CpCONTROL Secondary (CRm) registers and opcode2 fields.
 128  */
 129 #define CpCONTROLscr    1
 130
 131 #define CpSCRscr        0
 132
 133 /*
 134  * CpCACHE Secondary (CRm) registers and opcode2 fields.  op1==0.
 135  * In ARM-speak, 'flush' means invalidate and 'clean' means writeback.
 136  */
 137 #define CpCACHEintr     0                       /* interrupt (op2==4) */
 138 #define CpCACHEisi      1                       /* inner-sharable I cache (v7) */
 139 #define CpCACHEpaddr    4                       /* 0: phys. addr (cortex) */
 140 #define CpCACHEinvi     5                       /* instruction, branch table */
 141 #define CpCACHEinvd     6                       /* data or unified */
 142 // #define CpCACHEinvu  7                       /* unified (not on cortex) */
 143 #define CpCACHEva2pa    8                       /* va -> pa translation (cortex) */
 144 #define CpCACHEwb       10                      /* writeback */
 145 #define CpCACHEinvdse   11                      /* data or unified by mva */
 146 #define CpCACHEwbi      14                      /* writeback+invalidate */
 147
 148 #define CpCACHEall      0                       /* entire (not for invd nor wb(i) on cortex) */
 149 #define CpCACHEse       1                       /* single entry */
 150 #define CpCACHEsi       2                       /* set/index (set/way) */
 151 #define CpCACHEtest     3                       /* test loop */
 152 #define CpCACHEwait     4                       /* wait (prefetch flush on cortex) */
 153 #define CpCACHEdmbarr   5                       /* wb only (cortex) */
 154 #define CpCACHEflushbtc 6                       /* flush branch-target cache (cortex) */
 155 #define CpCACHEflushbtse 7                      /* ⋯ or just one entry in it (cortex) */
 156
 157 /*
 158  * CpTLB Secondary (CRm) registers and opcode2 fields.
 159  */
 160 #define CpTLBinvi       5                       /* instruction */
 161 #define CpTLBinvd       6                       /* data */
 162 #define CpTLBinvu       7                       /* unified */
 163
 164 #define CpTLBinv        0                       /* invalidate all */
 165 #define CpTLBinvse      1                       /* invalidate single entry */
 166 #define CpTBLasid       2                       /* by ASID (cortex) */
 167
 168 /*
 169  * CpCLD Secondary (CRm) registers and opcode2 fields for op1==0. (cortex)
 170  */
 171 #define CpCLDena        12                      /* enables */
 172 #define CpCLDcyc        13                      /* cycle counter */
 173 #define CpCLDuser       14                      /* user enable */
 174
 175 #define CpCLDenapmnc    0
 176 #define CpCLDenacyc     1
 177
 178 /*
 179  * CpCLD Secondary (CRm) registers and opcode2 fields for op1==1.
 180  */
 181 #define CpCLDl2         0                       /* l2 cache */
 182
 183 #define CpCLDl2aux      2                       /* auxiliary control */
 184
 185 /*
 186  * l2 cache aux. control
 187  */
 188 #define CpCl2ecc        (1<<28)                 /* use ecc, not parity */
 189 #define CpCl2noldforw   (1<<27)                 /* no ld forwarding */
 190 #define CpCl2nowrcomb   (1<<25)                 /* no write combining */
 191 #define CpCl2nowralldel (1<<24)                 /* no write allocate delay */
 192 #define CpCl2nowrallcomb (1<<23)                /* no write allocate combine */
 193 #define CpCl2nowralloc  (1<<22)                 /* no write allocate */
 194 #define CpCl2eccparity  (1<<21)                 /* enable ecc or parity */
 195 #define CpCl2inner      (1<<16)                 /* inner cacheability */
 196 /* other bits are tag ram & data ram latencies */
 197
 198 /*
 199  * CpTLD Secondary (CRm) registers and opcode2 fields.
 200  */
 201 #define CpTLDlock       0                       /* TLB lockdown registers */
 202 #define CpTLDpreload    1                       /* TLB preload */
 203
 204 #define CpTLDi          0                       /* TLB instr. lockdown reg. */
 205 #define CpTLDd          1                       /* " data " " */
 206
 207 /*
 208  * CpVECS Secondary (CRm) registers and opcode2 fields.
 209  */
 210 #define CpVECSbase      0
 211
 212 #define CpVECSnorm      0                       /* (non-)secure base addr */
 213 #define CpVECSmon       1                       /* secure monitor base addr */
 214
 215 /*
 216  * MMU page table entries.
 217  * Mbz (0x10) bit is implementation-defined and must be 0 on the cortex.
 218  */
 219 #define Mbz             (0<<4)
 220 #define Fault           0x00000000              /* L[12] pte: unmapped */
 221
 222 #define Coarse          (Mbz|1)                 /* L1 */
 223 #define Section         (Mbz|2)                 /* L1 1MB */
 224 #define Fine            (Mbz|3)                 /* L1 */
 225
 226 #define Large           0x00000001              /* L2 64KB */
 227 #define Small           0x00000002              /* L2 4KB */
 228 #define Tiny            0x00000003              /* L2 1KB: not in v7 */
 229 #define Buffered        0x00000004              /* L[12]: write-back not -thru */
 230 #define Cached          0x00000008              /* L[12] */
 231 #define Dom0            0
 232
 233 #define Noaccess        0                       /* AP, DAC */
 234 #define Krw             1                       /* AP */
 235 /* armv7 deprecates AP[2] == 1 & AP[1:0] == 2 (Uro), prefers 3 (new in v7) */
 236 #define Uro             2                       /* AP */
 237 #define Urw             3                       /* AP */
 238 #define Client          1                       /* DAC */
 239 #define Manager         3                       /* DAC */
 240
 241 #define AP(n, v)        F((v), ((n)*2)+4, 2)
 242 #define L1AP(ap)        (AP(3, (ap)))
 243 #define L2AP(ap)        (AP(0, (ap)))           /* armv7 */
 244 #define DAC(n, v)       F((v), (n)*2, 2)
 245
 246 #define HVECTORS        0xffff0000